文档名：高性能小数分频锁相环的研究与实现
随着集成电路技术的迅猛发展,芯片内时钟信号精度要求越来越高,如何提高时钟信号的品质是集成电路行业的研究重点.小数分频锁相环是时钟信号实现高分辨率、快速变频的常用结构,但是受到自身结构的制约,小数分频锁相环会引人大量杂散噪声,杂散噪声对输出信号影响极大,在设计中消除和抑制杂散噪声成为挑战.论文通过分析小数分频锁相环的基本结构,研究了杂散与噪声种类和来源,解释了杂散与噪声的产生机理,提出了一种基于DAC的噪声补偿技术,设计并实现了一款高性能、低相噪的小数分频锁相环.锁相环分频精度为24位,功耗为3.4mW,面积为0.06mm2.
作者：谢雷陈海燕陈建军
作者单位：国防科技大学计算机学院长沙410073
母体文献：第二十三届计算机工程与工艺年会论文集
会议名称：第二十三届计算机工程与工艺年会
会议时间：2019年8月15日
会议地点：湖北恩施
主办单位：中国计算机学会
语种：chi
分类号：
关键词：小数分频锁相环 结构设计 噪声补偿
在线出版日期：2022年1月20日
基金项目：
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